Huawei LogicFolding: la tecnologia che impila i chip senza fonderli

Huawei LogicFolding promette di aumentare la densità dei chip impilandoli senza fonderli. Tra brevetti, prestazioni dichiarate, calore e costi, la tecnologia mostra potenzialità ma anche sfide ancora aperte.

Huawei ha presentato LogicFolding il 25 maggio 2026, durante il simposio IEEE ISCAS di Shanghai, descrivendolo come unarchitettura pensata per aumentare la densit dei transistor senza affidarsi esclusivamente a un nuovo processo produttivo. La societ cinese collega il progetto alla Tau Scaling Law e, per una configurazione mobile, dichiara un incremento della densit fino al 55% e un miglioramento del 41% dellefficienza energetica, a parit di nodo di fabbricazione.

Lidea, in apparenza, facile da riassumere. La realizzazione lo molto meno. Anzich collocare tutta la logica su una superficie piana, alcune porzioni del circuito vengono divise e distribuite su pi livelli attivi sovrapposti. Non si tratta di fondere chip gi completati in un blocco indistinto: i circuiti devono essere progettati, fabbricati, collegati e raffreddati come una struttura tridimensionale, nella quale certe funzioni risultano pi vicine perch separate lungo lasse verticale.

Il significato di LogicFolding

LogicFolding significa, in senso letterale, ripiegamento della logica. Una parte di circuito pensata inizialmente in due dimensioni viene distribuita su pi piani sovrapposti. Unit logiche, memorie locali, interconnessioni e altri blocchi possono quindi occupare livelli distinti. Elementi che, su un chip piatto, sarebbero lontani diventano vicini in verticale.

La riduzione dellarea occupata soltanto una parte del ragionamento. La lunghezza delle connessioni incide sulla resistenza e sulla capacit parassita. Ogni filo deve caricare e scaricare una capacit elettrica; quando il percorso si allunga, aumenta anche la resistenza. Il segnale impiega pi tempo a propagarsi e il trasferimento richiede pi energia.

da qui che parte la Tau Scaling Law. Il simbolo ?, pronunciato tau, indica un tempo caratteristico associato alla velocit con cui un segnale attraversa un dispositivo, un circuito o un intero sistema. Huawei propone di intervenire su questo parametro anche quando il transistor non pu essere ulteriormente ridotto attraverso un nuovo passaggio litografico.

Il nome, dunque, non descrive la semplice sovrapposizione di due processori gi prodotti. LogicFolding riguarda soprattutto la progettazione fisica. Il circuito deve essere concepito fin dallinizio per essere suddiviso tra pi strati e per usare collegamenti verticali ad alta densit.

Impilamento, bonding e collegamenti risolvono problemi diversi

Lespressione impilare i chip tende a comprimere in ununica formula operazioni che, nella pratica, hanno difficolt differenti. Per ottenere uno stack funzionante occorre affrontare almeno quattro questioni:

• Impilamento fisico: i die, cio le porzioni di silicio che contengono i circuiti, devono essere collocati uno sopra laltro con precisione micrometrica.
• Bonding: le superfici devono essere unite dal punto di vista meccanico ed elettrico. A seconda del progetto si possono usare micro-bump, connessioni rame-rame oppure hybrid bonding.
• Interconnessioni: alimentazione, massa e segnali devono attraversare i livelli senza introdurre troppa resistenza, interferenza o perdita di rendimento.
• Dissipazione: il calore generato negli strati interni deve arrivare a una superficie di raffreddamento, anche quando il die pi caldo coperto da altri livelli.

La distinzione ha conseguenze concrete. Un brevetto pu descrivere una particolare struttura di collegamento senza dimostrare che quella struttura sia stata prodotta con una resa elevata. Un prototipo funzionante, a sua volta, pu provare che lidea fisicamente realizzabile senza indicare se il procedimento sia sostenibile per milioni di chip.

La proposta nasce dai limiti della miniaturizzazione

Per decenni il numero di transistor cresciuto soprattutto grazie alla riduzione delle dimensioni degli elementi sul wafer. Passare a un nodo pi avanzato consente, in linea generale, di concentrare pi transistor nella stessa area, ridurre alcune capacit parassite e contenere i consumi a parit di funzione.

La strada, per, diventata pi costosa e laboriosa. I nodi avanzati richiedono strumenti litografici sofisticati, materiali selettivi, numerosi passaggi di processo e un controllo molto stretto delle variazioni. Per la Cina il quadro reso pi complesso dai limiti imposti allaccesso alle apparecchiature EUV, la litografia a ultravioletti estremi impiegata per alcune generazioni avanzate.

Huawei non afferma che LogicFolding renda superflua la miniaturizzazione. La tesi pi circoscritta: una parte dei miglioramenti futuri pu dipendere dalla riduzione del tempo di propagazione dei segnali, dalla densit funzionale e dalla co-progettazione di dispositivo, circuito, architettura e software.

Il nodo produttivo, in ogni caso, non scompare. Un chip realizzato con un processo meno avanzato mantiene le caratteristiche elettriche, i difetti e i limiti termici di quel processo. LogicFolding cambia lorganizzazione di transistor e blocchi, ma non trasforma automaticamente un nodo in un altro.

I risultati dichiarati da Huawei

La comunicazione ufficiale inserisce LogicFolding in un programma pi ampio, sviluppato nellarco di sei anni fino al 2026. Huawei dichiara di avere progettato e portato in produzione 381 chip applicando principi riconducibili alla Tau Scaling Law. Il dato comprende famiglie e applicazioni differenti; non equivale quindi al numero di prodotti realizzati con la specifica architettura LogicFolding.

La prima generazione di chip Kirin indicata dallazienda come compatibile con LogicFolding era programmata per lautunno 2026. Al momento della presentazione non era disponibile unanalisi indipendente completa di un prodotto commerciale, n un confronto standardizzato con un chip concorrente costruito sullo stesso processo.

Il preprint tecnico associato al progetto indica, per un sistema mobile, un aumento della densit dei transistor del 55% e un miglioramento del 41% dellefficienza energetica a parit di nodo. Una versione pi dettagliata dei materiali Huawei mette invece a confronto 155 milioni di transistor per millimetro quadrato nel 2025 e 238 milioni nel 2026. La differenza corrisponde a circa il 53,5%.

Il divario tra il 53,5% e il 55% non basta, da solo, a parlare di contraddizione. Pu dipendere dallarrotondamento, dal perimetro del blocco preso in esame oppure dalla differenza tra una misura sperimentale e una sintesi di progetto. Per controllare il dato servirebbero la metodologia completa, larea considerata, il conteggio dei transistor e il carico di lavoro adottato.

Che cosa mostrano i brevetti Huawei

Huawei possiede brevetti e domande di brevetto relativi a strutture di impilamento, percorsi verticali, livelli di redistribuzione e collegamenti tra die. Una domanda europea pubblicata nel 2026 descrive una struttura composta da pi die sovrapposti, circuiti di interfaccia e conduttori isolati in grado di attraversare livelli differenti.

La documentazione rivendica anche configurazioni con die logici, die di memoria e vie verticali destinate a collegare superfici diverse. Il progetto pu comprendere livelli di redistribuzione, cio strati metallici che spostano i contatti e consentono di collegare circuiti non allineati direttamente.

Un brevetto, per, non certifica un prodotto gi in commercio. Attesta che Huawei ha depositato una soluzione tecnica e che lufficio competente ha pubblicato una domanda o concesso una protezione. Non dice, da solo, quale sia la resa produttiva, la frequenza, il costo o la durata del componente.

Resta comunque unindicazione utile sulla direzione della ricerca. Huawei non sembra limitarsi a collocare memoria sopra logica. Le strutture descritte cercano di gestire pi livelli, percorsi di alimentazione e canali di comunicazione, riducendo la superficie occupata e aumentando la densit funzionale.

LogicFolding non coincide con il packaging 2.5D

Nel packaging 2.5D, pi die vengono affiancati su un interposer o su una base dotata di collegamenti ad alta densit. Il sistema resta disposto in modo sostanzialmente planare, ma la distanza tra chip differenti si riduce rispetto a quella di una scheda tradizionale.

La tecnica viene usata per combinare acceleratori, processori e memoria ad alta larghezza di banda. Offre una certa modularit: i die possono essere fabbricati separatamente e poi assemblati nello stesso package. Interposer e connessioni laterali, per, occupano superficie e possono diventare un limite per alimentazione, segnale e dissipazione.

LogicFolding si avvicina di pi alla logica tridimensionale. La differenza non dipende soltanto dal fatto che i componenti siano orientati in verticale. In uno stack 3D, i blocchi devono funzionare come parti di un singolo circuito, con latenze e consumi molto inferiori a quelli di un collegamento tra chip separati.

Il confronto va comunque fatto con prudenza. Un progetto 2.5D pu ottenere una resa migliore perch ogni die viene testato prima dellassemblaggio. In una struttura 3D, un difetto di un livello pu compromettere lintero stack oppure rendere necessarie soluzioni di ridondanza e riparazione.

Il confronto con chiplet e hybrid bonding

I chiplet dividono un processore complesso in componenti specializzati. Un die pu contenere i core, un altro la cache, un terzo le interfacce di memoria o gli acceleratori. La separazione riduce le dimensioni dei singoli die e pu aumentare la resa complessiva, perch ogni funzione non deve essere prodotta su un unico grande pezzo di silicio.

LogicFolding parte da una logica di scomposizione simile, ma punta a unintegrazione verticale pi stretta. Lintento non soltanto collegare moduli distinti. Alcune porzioni del circuito vengono progettate per occupare livelli sovrapposti e comunicare attraverso connessioni molto ravvicinate.

Lhybrid bonding unisce direttamente superfici di rame e materiali isolanti preparati allo scopo. Rispetto ai micro-bump tradizionali, permette una distanza tra connessioni molto pi contenuta e una maggiore densit di collegamento. una delle tecnologie che rendono praticabili configurazioni con logica sopra logica o memoria sopra logica.

Dal punto di vista industriale, Huawei non sta inventando lidea generale dellhybrid bonding. Wafer bonding, stacking e circuiti tridimensionali sono oggetto di ricerca da anni presso produttori, universit e centri specializzati. Leventuale specificit di LogicFolding sta nella combinazione tra progettazione del circuito, divisione dei blocchi, gestione termica e obiettivo di ridurre ?.

Il calore resta il problema pi difficile

Impilare i livelli non fa sparire il calore. In un chip piatto, il percorso verso il dissipatore relativamente diretto. In uno stack, i livelli interni possono essere circondati da silicio e strati metallici che ostacolano il trasferimento termico.

Uno studio di simulazione pubblicato nel 2020 ha esaminato un processore tridimensionale costruito con tecnologia a 7 nm. In condizioni di carico elevato, uno stack privo di un controllo termico specifico poteva raggiungere una temperatura massima fino a 12 gradi Celsius superiore a quella di unimplementazione bidimensionale. Separare logica e memoria riduceva laumento a circa 6 gradi Celsius.

Il dato chiarisce perch il ripiegamento non possa essere applicato allo stesso modo a ogni blocco. Huawei dichiara di usare una disposizione consapevole dei vincoli termici, evitando di collocare uno sopra laltro i sottosistemi che consumano di pi. Le unit ad alta potenza devono essere separate, collegate a percorsi di raffreddamento efficaci oppure gestite con limiti dinamici di frequenza.

Le soluzioni possibili comprendono coperchi termici pi efficienti, materiali ad alta conducibilit, canali di raffreddamento, distribuzione del carico tra i livelli e controllo software della temperatura. Ogni aggiunta porta con s costi, ingombro, complessit e nuovi possibili punti di guasto.

Resa produttiva e costi non seguono automaticamente la densit

La resa produttiva la quota di chip funzionanti ottenuti da un lotto di wafer. Nei die grandi, la probabilit che un difetto cada nellarea attiva cresce insieme alla superficie. Dividere il progetto in pi die piccoli pu aumentare la resa dei singoli componenti.

Lo stacking introduce per rischi propri. Ogni wafer deve essere allineato, preparato e sottoposto a test. Le superfici devono rispettare requisiti molto stretti di planarit e pulizia. Un difetto nei contatti verticali pu rendere inutilizzabile lassemblaggio completo anche quando i singoli die funzionano correttamente.

La resa finale dipende da pi passaggi:

• Resa dei singoli wafer: ciascun livello deve raggiungere una qualit sufficiente prima dellunione.
• Resa del bonding: allineamento e contatto tra le superfici devono restare uniformi.
• Resa delle connessioni verticali: vie, pad e livelli di redistribuzione devono funzionare lungo tutto lo stack.
• Resa termica: il componente deve restare entro i limiti di temperatura durante i test.
• Costo del collaudo: laumento dei livelli comporta pi misure e pi fasi prima della vendita.

Perci una densit maggiore non significa, di per s, un costo inferiore per transistor. Il conto finale dipende dal prezzo dei wafer, dalle apparecchiature necessarie per il bonding, dalla percentuale di stack difettosi e dal tempo richiesto per testarli.

Come leggere le prestazioni dichiarate

Huawei associa la riduzione delle distanze elettriche a frequenze pi alte dei core, consumi inferiori e maggiore densit. Il meccanismo fisico plausibile: percorsi pi corti possono ridurre il carico capacitivo e il tempo necessario alla propagazione di un segnale.

La frequenza di un processore, per, dipende anche da tensione, qualit dei transistor, pipeline, cache, distribuzione dellalimentazione, temperatura, software e tipo di carico usato nel test. La geometria dei collegamenti soltanto uno degli elementi.

Un miglioramento del 41% dellefficienza energetica va quindi riferito alla configurazione nella quale stato misurato. Senza conoscere benchmark, frequenza, tensione, numero di core attivi, processo produttivo e sistema di raffreddamento, il dato non pu essere trasformato in una previsione valida per ogni smartphone o acceleratore.

Lo stesso ragionamento vale per la densit equivalente a 1,4 nm prevista per il 2031. In questo caso equivalente indica la quantit di transistor per area, o una metrica simile. Non significa che il chip venga fabbricato fisicamente con un processo litografico da 1,4 nm. Non implica neppure che ottenga in automatico le stesse prestazioni, gli stessi consumi e le stesse caratteristiche di un prodotto realizzato con quel nodo.

Perch le critiche hanno una base tecnica

Le reazioni scettiche non dipendono soltanto da un atteggiamento ostile verso Huawei. La proposta riunisce una tecnologia gi conosciuta, lintegrazione 3D, e una promessa pi ampia: ottenere benefici paragonabili a pi generazioni di miniaturizzazione senza avere ancora pubblicato tutti i dati industriali.

Per valutare una piattaforma di questo tipo servirebbero alcuni elementi:

• Un teardown indipendente: lanalisi di un prodotto commerciale dovrebbe confermare numero dei livelli e struttura interna.
• Dati di resa: occorrono percentuali di chip funzionanti per wafer e per stack.
• Benchmark ripetibili: le prestazioni vanno confrontate con processori equivalenti, a parit di consumo e raffreddamento.
• Misure termiche: temperatura, throttling e durata del carico devono essere documentati.
• Informazioni sul nodo: processo produttivo e sue varianti incidono direttamente sul confronto.

Non esiste una prova pubblica verificabile secondo cui migliaia di ingegneri occidentali avrebbero prodotto una valutazione coordinata contro LogicFolding. La formula sembra piuttosto una sintesi giornalistica o una narrazione circolata online, non lesito di unindagine tecnica identificabile. Le riserve espresse da progettisti e analisti riguardano soprattutto lassenza di dati indipendenti e la difficolt di costruire, produrre e raffreddare uno stacking logico ad alta potenza.

Quali elementi rendono credibile la fattibilit

La fattibilit dei singoli elementi di LogicFolding poggia su decenni di ricerca nella progettazione 3D, nel wafer bonding e nelle interconnessioni verticali. Le simulazioni mostrano che un processore pu essere diviso tra pi livelli e conservare vantaggi in termini di latenza, a condizione che circuiti e raffreddamento vengano progettati insieme.

Anche i brevetti Huawei contengono indicazioni concrete su strutture con pi die, livelli di redistribuzione e vie conduttive attraverso strati differenti. Non provano da soli la disponibilit di una piattaforma industriale, ma descrivono una linea di ricerca coerente, non una semplice metafora commerciale.

Il preprint collegato alla Tau Scaling Law aggiunge risultati di progetto relativi a un sistema mobile e una visione che comprende logica, memoria, interconnessioni e collegamenti ottici per sistemi di intelligenza artificiale. Resta, per, una pubblicazione legata al gruppo che ha sviluppato la tecnologia. Non sostituisce una verifica condotta da soggetti indipendenti.

La distinzione va mantenuta: la fisica della soluzione credibile, mentre lampiezza dei risultati dichiarati deve ancora essere verificata su prodotti, lotti produttivi e carichi di lavoro differenti.

Che cosa pu cambiare negli smartphone

Nel settore mobile, LogicFolding potrebbe avvicinare cache, unit di calcolo e blocchi specializzati senza far crescere nella stessa proporzione la superficie del package. Collegamenti pi corti possono aiutare attivit ad alta intensit di dati, tra cui elaborazione fotografica, intelligenza artificiale locale e grafica.

Il vantaggio maggiore riguarderebbe i circuiti nei quali spostare i dati consuma pi energia del calcolo. Ununit neurale che riceve continuamente informazioni dalla memoria potrebbe beneficiare di una memoria locale impilata o di percorsi verticali pi brevi.

Gli ostacoli restano severi. Uno smartphone offre poco spazio per il raffreddamento, funziona a batteria e deve sopportare urti, cicli termici e vincoli di costo. Un aumento teorico della densit avrebbe un valore commerciale soltanto se non portasse troppo calore o una riduzione della durata del dispositivo.

Le prospettive per AI e data center

Nei sistemi di intelligenza artificiale, la distanza tra memoria e calcolo pesa ancora di pi. Acceleratori e memorie ad alta larghezza di banda si scambiano quantit enormi di dati. Una struttura 3D pu accorciare i percorsi, aumentare la densit dei collegamenti e migliorare il rapporto tra energia spesa per muovere i dati ed energia impiegata nelle operazioni matematiche.

Nei data center, per, lintegrazione diventa pi impegnativa. Gli acceleratori lavorano a potenze elevate, vengono installati in grandi quantit e devono mantenere prestazioni stabili per periodi prolungati. Il calore non riguarda soltanto il singolo chip: coinvolge lintero rack e limpianto di raffreddamento.

Huawei collega LogicFolding a una rete di interconnessione chiamata UnifiedBus e a soluzioni ottiche collocate vicino al package. Sono piani differenti: struttura tridimensionale del die, collegamento tra package e rete del sistema. Riunire tutti i vantaggi in una sola previsione richiederebbe benchmark completi, non la semplice somma di risultati ottenuti separatamente.

Una tecnologia reale, ancora da validare su scala industriale

LogicFolding non unidea immaginaria. Impilamento dei circuiti, bonding ad alta densit e progettazione tridimensionale sono tecniche reali, sostenute da brevetti, simulazioni e programmi industriali. Huawei ha presentato un quadro che collega dispositivi, circuiti, chip e sistemi.

Non ancora corretto considerarlo una sostituzione dimostrata della miniaturizzazione avanzata. I dati pi ambiziosi, come lequivalenza a 1,4 nm nel 2031, appartengono a una roadmap. Gli incrementi di densit ed efficienza derivano soprattutto da dichiarazioni Huawei e devono essere confrontati con misure indipendenti su prodotti commerciali.

Per trasformare la proposta in una piattaforma scalabile occorrono almeno cinque verifiche:

• Produzione ripetibile: wafer e stack devono raggiungere una resa sufficiente per volumi elevati.
• Verifica indipendente: i chip devono essere disponibili per analisi fisiche e benchmark controllati.
• Gestione termica: le prestazioni devono restare stabili senza throttling eccessivo.
• Toolchain 3D: software di progettazione, verifica, test e riparazione devono sostenere il nuovo tipo di circuito.
• Economia del package: il costo per prestazione deve risultare competitivo rispetto a nodi avanzati, chiplet e packaging 2.5D.

La questione decisiva non stabilire se la logica possa essere impilata. Questo gi possibile in laboratorio e in alcune applicazioni industriali. Restano da misurare la quantit di logica collocabile nello stack, la resa, la temperatura, la latenza e il costo. Finch questi dati non saranno pubblici e replicabili, LogicFolding rester una proposta tecnologica sostenuta da basi fisiche reali, ma ancora priva della prova industriale completa.